車載

車載用ネットワーキング・ゲートウェイ

AEC-Q100 車載用ネットワーキング・ゲートウェイ用認証タイミング・ソリューション

概要

車載用ネットワーク・ゲートウェイ

イーサネットは、現在と将来の自動車設計の主要なネットワーク・インターフェースとして現れました。 インフォテインメントおよび統合型コックピット処理ユニットでは低帯域幅が使用されますが、高度な運転支援システム(ADAS)や自律型車両処理プラットフォーム電子制御装置(ECU)では、より高い帯域幅が使用されます。 車載用ネットワーク・ゲートウェイの主な機能は、車両内の様々な ECU 間の通信経路をブリッジし、CAN、LIN、イーサネット、その他プロトコルをサポートすることです。ECU ノードの数とネットワークの複雑性が拡大するにつれ、システム設計者は、セキュアで、低レイテンシーな通信を提供するより高い帯域幅のネットワーク・プロセッサを搭載したハードウェア・プラットフォームを採用しています。

設計に関する考慮事項

車載用ゲートウェイを設計する際に知っておくべきこと

イーサネットが車両全体に急速に拡大し続けるにつれ、車載用ネットワーク・ゲートウェイは、より高い帯域幅を提供し多数のポートを提供するネットワーク・プロセッサ・プラットフォームを採用しています。最新のネットワークプロセッサジェネレータは、高速SerDesを使用して、処理能力の向上、マルチインターフェイスのサポート、高速PCIe-Expressデータパスの相互接続をサポートし、これらすべてに、シングルエンドフォーマットと差動出力フォーマットの両方、より高いジッター性能、そしてより高い出力クロック周波数の基準クロックが必要です。

高帯域幅ネットワーク・プロセッサを使用すると、車載用ゲートウェイ設計に必要な基準クロックの数が増加するだけでなく、さまざまな周波数の混合で、両方の差動クロックをはじめ、シングルエンド・クロックの組み合わせも必要になり、この一部には、高速 SerDes と PCIe-Express インターフェイスのニーズを満たす厳しいジッター性能要件(< 300fs RMS)を持つものもあります。水晶または共振器のソリューションを使用する場合、この一連の要件を満たすことはさらに高価となり、同時にコンポーネントの部品表の数が増え、PCB が使うエリアも増します。すべてのシステム基準クロック要件をクロック・ジェネレータに統合することで、コンポーネント削減、PCB が使うエリアの削減、省コストという利点が得られ、同時に、水晶または発振器ソリューションでは実現できないその他の機能も提供されます。クロック・ジェネレータは、さまざまな出力周波数でシングルエンド出力と差動出力の両方を提供でき、すべてが非常に低いジッター性能になります。他にも、EMI/EMC 軽減のための拡散周波数、周波数の選択、システム内プログラム可能性、出力イネーブル制御など、その他多くの機能もあります。以下を考慮することをお勧めします。

クロック・ツリーを要約する:すべての基準クロック、性能レベル、設計に必要なタイミング機能を概説することから始めます。これは一般にクロック・ツリーと呼ばれます。個々の設計には、それぞれ固有のクロック・ツリーがありますが、通常、異なるレベルのジッター性能要件を持つシングルエンド・クロックと差動クロックの組み合わせが必要です。タイミング・ソリューションの特定を始める際は、この概要を準備すると役立ちます。

信頼性:水晶振動子と振動子のコンポーネントは、衝撃や振動の不具合を起こしやすい機械的デバイスです。AEC-Q200 定格デバイスも FIT 率が高く、多くの場合、システム設計で最高の障害点評価を持つコンポーネントです。車載用イーサネットのスイッチとネットワーキング・ゲートウェイの設計には、多くの場合、8 やその他の基準クロックが必要です。システム設計に水晶振動子や発振器コンポーネントを追加すると、部品表とシステムの総コストが増大するだけでなく、水晶素子が衝撃や振動の不具合を起こしやすいため、信頼性に関する懸念も高まります。より良いアプローチとしては、水晶振動子と発振器コンポーネントの機能をクロック・ジェネレータ・ソリューションに統合することです。これは、設計のタイミング部分に関連する FIT レートを大幅に低減し、EMI/EMC 軽減のための周波数の拡散、周波数選択、障害の監視などのクロック・ツリー設計に有益なその他多くの機能も提供します。

周波数の柔軟性:最新世代の車載イーサネット・スイッチとネットワーキング・ゲートウェイ・プラットフォームには、さまざまな周波数の基準クロックが、シングルエンドと差動出力の両方のフォーマット・レベルで、異なる出力電圧において必要で、そのすべてが低ジッター要件を備えています。Silicon Labs のMultiSynth出力分周器技術 (特許取得済み)の は、業界最高のジッター性能を維持しながら、最大 12 出力で関連出力の整数周波数と分数周波数の両方で、0 ppm の合成エラーを提供します。各クロック出力は、特定の出力フォーマット・レベルに対して個々に設定でき、異なる出力電圧レベルに関連付け、システム設計要件に合わせて簡単に調整することができます。

安全コンプライアンス:ISO26262 および自動車安全水準(ASIL)準拠は、ADAS 設計や設計のブロックで非常に重要です。このようなアプリケーションでは、基準クロックの冗長性や健全性の監視は、システムレベルの安全上の目標を達成するために必須とされる場合があります。当社の AEC-Q100 認定 Si5332 クロック・ジェネレータには、冗長性のためのプライマリ基準入力やバックアップ基準入力、基準シグナル損失の障害検知インジケータ、ASIL システム安全マネージャー IC と通信するためのハードウエアインターフェイスピン、主入力源から二次入力源への移行する能力など、水晶や発振器のソリューションでは利用できない障害監視や検出機能が含まれています。

EMI/EMC: ほとんどのネットワーキング・ゲートウェイ・クロック・ツリーは、シングルエンド基準クロックと差動基準クロックで構成されています。シングルエンド LVCMOS 基準クロックは、高速デジタル設計における一般的な放射源であり、CISPR25 Class-4 および Class-5 の放射要件を満たす上で重要な懸念事項です。Silicon Labs では、当社の AEC-Q100 Si5332-AM クロック・ジェネレータで補完的な LVCMOS 出力ドライバを使用することで、この課題を克服するための独自の方式を提供します。AN1237 の推奨設計ガイドラインに従うことで、システム設計者は、LVCMOS クロックによって生成される放射を軽減できます。

機能セットと統合:上記の安全機能と補完的な LVCMOS 機能に加え、当社の Si5332 クロック・ジェネレータには、EMI 低減のための周波数拡散、周波数選択機能、ハードウェア出力イネーブル制御、マルチプロファイル選択など、設計を簡素化するその他多くの機能が搭載されています。低ジッター性能を達成することは、常に最優先事項であり、したがって、当社のクロック・ジェネレータには、すべての電源ピンにオンチップ型 LDO が含まれており、これによって業界最高の PSNR 性能を実現します。外部電源と基板レベルのノイズをオンチップで抑制することで、電力フィルタリングに必要な外部コンポーネントの数を大幅に削減され、基板のスペースとコストが削減され、出力クロック・ジッター性能がデータシート仕様の制限を満たすことを確実にします。

PCIe タイミング:PCI-Express は、Level3/4/5 ADAS 設計で使用される一般的なデータバスです。これにより、各 PCIe エンドポイントに対して低ジッター差動基準クロックの必要性が加わります。当社の Si5332、プログラム可能型クロック・ジェネレータ、Si5225x PCIe 第 1/2/3/4/5 世代クロック・ジェネレータ、Si5325x PCIe 第 1/2/3/4/5 世代は、内部終端を備えた低消費電力 HCSL 出力ドライバを備え、外部終端なしで 85 オームまたは 100 オームの伝線に適合する能力があります。PCIe 基準クロックでのジッターの適切な測定はそう簡単ではありません。そのため当社では、プロセスを簡素化し、混同を解消するために、PCIe クロック・ジッター・ツールを開発しました。ツールを無料でダウンロードして、PCIe 学習センターで PCIe タイミングについての詳細を学びましょう。

カスタマイズ:当社の ClockBuilder Pro ソフトウェア・ツールは、簡単なステップ・バイ・ステップのプロセスを通して、お客様のクロック・ツリー要件に固有の設定ファイルを生成するためのガイドを提供します。構成ファイルが完了したとき、ClockBuilder Pro は、特にお客様の設計に合わせてカスタマイズされた部品番号を割り当て、関連するデータシートの追補を提供し、将来使用できるように保存することができます。

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AN1237:EMI を最小化するための設計ガイドライン

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