データ・センター

サーバ

高度に統合された、低ジッター・プログラマブル・クロック・ジェネレータおよびバッファは、あらゆるタイプのデータセンター・サーバー・アーキテクチャに最適です。

概要

高性能コンピューティングには高性能クロックが必要

サーバーはすべてのデータセンターのワークホースであり、データ処理とクラウドベースのアプリケーションの実行をタスクに割り当てます。ハイパースケール・オペレータは、増大するワークロード需要を満たす処理インフラストラクチャを拡張するために、PCI-Express 第 4 および 第 5 世代を迅速に採用しており、ワークロード・アクセラレータと SSD を有効にするために PCI-Express ポートの数を増やし、さまざまなプロセッサー・プラットフォーム・アーキテクチャの組み合わせを活用しています。当社は、CPUベンダー・プラットフォームに関係なく、あらゆるタイプのサーバーアーキテクチャに最適な、高度に統合された、低ジッター・プログラマブル クロック・ジェネレータ および固定機能 PCIe 第 1/2/3/4/5 世代クロック・ジェネレータ および バッファ を提供します。

設計に関する考慮事項

データセンター・サーバ向けの多くのアーキテクチャ、類似したタイミング要件

サーバー・プラットフォーム開発の傾向は、コスト上のメリットを達成するために、クロック生成をより大きなチップセットに統合する傾向にあります。ただし、データレートと帯域幅の大幅な増加、および同期アーキテクチャへの移行により、その方向が逆転し、クロック機能が分離され、その結果、アーキテクチャの性能上のメリットは、コストの節約を上回るものとなっています。Silicon Labs は、市場のすべてのサーバー・プラットフォーム・サプライヤと緊密な関係を維持しており、それぞれに固有のクロック・ツリーについて十分な知識を持ち、各タイミング要件を満たすタイミング製品の幅広いポートフォリオを提供しています。クロック・ツリーを概説し、最適なクロック・ジェネレータ―を選択する際には、以下の点を考慮することをお勧めします。

プラットフォーム要件: サーバー市場におけるタイミング要件は、通常、CPUサプライヤの小さなサブセットのプラットフォーム・リファレンスデザインに概説されています。データセンターのワークロードの変化に伴い、ハイパースケール事業者は、より広範なサプライヤから、よりカスタマイズされたプラットフォームソリューションへと移行しており、時には社内開発を選択することもあります。プラットフォーム・リファレンスデザイン内で提供される推奨ガイドラインに従うことは、依然として標準的な慣行です。ただし、サーバー設計者には、リファレンスデザインで使用されているタイミングソリューションの先を見越し、当社の最新世代のクロックジェネレータの機能と性能を活用してシステムデザインを強化することで得られるメリットを実現することをお勧めします。

PCIe タイミング: PCI-Express は、サーバー設計全体で使用されるプライマリ・データ・バスです。使用している PCIe アーキテクチャに関係なく、すべての PCIe エンドポイントには低ジッター、PCI-SIG が設定する基準に合った差動基準クロックを必要とします。サーバー・プラットフォームは現在、第4 世代規格を大部分採用しており、近い将来、第5世代への迅速な移行も計画されています。当社は、業界最先端の位相ジッター性能を持つスタンドアロン PCIe 第 1/2/3/4/5 世代クロック・ジェネレータのポートフォリオを提供しており、システム全体のジッターバジェットに追加ガードバンドを供給しています。Silicon Labs は、PCI-SIG に従事するグループメンバーの貢献者として、PCIe 基準クロック要件の定義を支援する、次世代の PCIe 第 4/5 世代タイミング製品を提供する市場リーダーです。当社の Si522xx PCIe クロック および Si532xx PCIe バッファ は、外部終端なしで 85 オームまたは 100 オームの伝線に適合できる、高度統合型の HCSL 出力ドライバを備えており、PCB の使用エリアとコストを最小限に抑えることができます。PCIe 基準クロックでのジッターの適切な測定はそう簡単ではありません。そのため当社では、プロセスを簡素化し、混同を解消するために、PCIe クロック・ジッター・ツールを開発しました。ツールを無料でダウンロードして、PCIe 学習センターで PCIe タイミングについての詳細を学びましょう。

性能: 多くのプラットフォームは、厳しいジッター性能要件を持つ PCIe と他の高速差動クロックの組み合わせを必要とします。当社の Si5332 任意周波数プログラマブル・クロック・ジェネレータは、300fs RMS 未満のパフォーマンス・レベルで、PCIe 第1/2/3/4/5 世代クロックとシステム設計に必要なその他の周波数の両方を含む、最大 12 のクロック出力の機能を持っています。Silicon Labs の クロック・ジェネレータは、RMS 位相ジッター性能レベルによってセグメント化され、これにより特定要件に合ったデバイスを簡単に選択できるようにします。

周波数の柔軟性:サーバー設計には、一般的に異なる出力フォーマット・レベルと、異なる出力電圧での異なる周波数の組み合わせが必要になります。Silicon Labs 特許取得済みの MultiSynth 出力分周器技術は、業界最高のジッター性能を維持しながら、整数出力周波数と分数出力周波数両方で 0ppm 合成を最大 12 の出力を提供します。当社の Si5332 プログラマブル・クロック・ジェネレータ は、現代のサーバー設計のニーズを満たすように設計されました。

機能セットと統合:Silicon Labs のクロック・ジェネレータには、PCIe クロックの EMI 低減のためのデュアル周波数拡散、クロックの周波数選択機能、出力イネーブル制御上の周波数選択機能、構成可能な出力イネーブル制御、マルチプロファイル選択、統合型結晶リファレンスソースなどのお客様のクロック・ツリー設計を簡素化する価値ある多くの機能が搭載されています。当社では低ジッター性能が最も重要であることを理解しており、したがって、当社のクロック・ジェネレータには、すべての電源ピンにオンチップ型 LDO が含まれており、これによって業界最高の PSNR 性能を実現します。外部電源と基板レベルのノイズをオンチップで抑制することで、電力フィルタリングに必要な外部コンポーネントの数を大幅に削減され、基板のスペースとコストが削減され、出力クロック・ジッター性能がデータシート仕様の制限を満たすことを確実にします。

カスタマイズ:当社の ClockBuilder Pro ソフトウェア・ツールは、簡単なステップ・バイ・ステップのプロセスを通して、お客様のクロック・ツリー要件に固有の設定ファイルを生成するためのガイドを提供します。構成ファイルが完了したとき、ClockBuilder Pro は、特にお客様の設計に合わせてカスタマイズされた部品番号を割り当て、関連するデータシートの追補を提供し、将来使用できるように保存することができます。

入手方法: プロトタイプまたは生産ビルドを満たすために、短期間でコンポーネントを調達するのは難しい場合があります。ClockBuilder Pro を使用して簡単に構成できる柔軟で、プログラマブルなシリコンを開発するという当社のソリューション指向型のアプローチは、製造フローにシームレスに統合でき、事前にプログラムされたサンプルを 2 週以内に、生産量をわずか 4 週以内でサポートします。また、当社のフィールドプログラマーは、即時通知で真新しいデバイスをプログラムする、または I2C を使用してデバイスを構成する能力を提供します。

ブロック図
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リソース

ClockBuilder Pro ソフトウェア

PCIe クロック・ジッター・ツール

PCIe Gen4 ジッター要件

正確なPCIe 第 4.0 世代クロック・ジッター測定をおこなう

簡易評価用に PCIe バックプレーンで長期トレースを駆動

データセンターのトレンドがタイミングの次なるウエーブを推進する

56G/112G SerDes 向け XO/VCXO のクロック・リファレンスを選択する場合の設計上の考慮事項

IEEE 1588 非テレコムアプリケーション用タイミング・ソリューション

推測は止めて、Silicon Labs のタイミング・ツールを使ってクロック・ツリーを構築しましょう

PCIe 第 4/5/6 世代仕様とジッター測定の説明

56G/112G SerDes 向けクロック・ジッターの記述およびジッター要件

PCIe クロック・ジッター・ツールによる高速かつ簡単な測定

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