データ・センター

フレキシブルな周波数、低ジッター SmartNIC タイミング・ソリューション

当社の高性能タイミング・ソリューションにより、SmartNIC 設計クロック・ツリー全体を単一の IC ソリューションに統合します。

概要

あらゆる SmartNIC 設計に対応する統合型クロック・ジェネレータ

データセンターのネットワーク帯域幅のアップグレードにより、サーバ・プロセッサ上のネットワーク処理オーバーヘッドを増大させ、サーバ・プロセッサの容量を減らして、その主要な機能を実行します。SmartNIC は、ネットワーク処理機能と従来のNIC機能を組み合わせ、サーバ・プロセッサからネットワーク処理機能をオフロードし、多数の効率向上を実現します。

当社の高性能タイミング・ソリューションは、周波数の柔軟性とジッター性能の理想的なバランスを提供し、SmartNIC 設計クロック・ツリー全体を単一の IC ソリューションに統合します。

設計に関する考慮事項

SmartNIC カード設計に最適なクロック・ジェネレータを特定する

SmartNIC に最適なクロック・ジェネレータの選択は、すべての基準クロック、性能レベル、クロック・ツリーとして知られている設計内で必要な関連したタイミング機能のアウトラインを作ることから始まります。個々の設計にはそれぞれ固有のクロック・ツリーがありますが、イーサネット、PCIe 第 4/5 世代、高速 SerDes、その他のシステムレベルの機能向けの差動クロックとシングルエンド・クロックの組み合わせが一般的に必要です。クロック・ツリーを概説し、最適なクロック・ジェネレータ―を選択する際には、以下の点を考慮することをお勧めします。

性能: RMS 位相ジッターは、クロック・ジェネレータを選択する前にレビューすべき最も重要なパラメータです。データレートと帯域幅レベルの増加に伴い、基準クロック上の RMS 位相ジッター要件は、多くの場合、システム・ジッターの予算を半分に削減します。SmartNIC は PCIe 第 4/5 世代データ・バスを使用するアクセラレータ・カード、ならびに 56G/112G SerDes を搭載した FPGA/SoC/ASIC は、すべて < 300fs RMS 位相ジッターの基準クロックが必要です。クロック・ツリーを重要度順に要約し、最も厳しい RMS 位相ジッター要件を持つクロックを一番上にリストすることをお勧めします。Silicon Labs の クロック・ジェネレータは、RMS 位相ジッター性能レベルによってセグメント化され、これにより特定要件に合ったデバイスを簡単に選択できるようにします。

周波数の柔軟性:SmartNIC クロック・ツリーは、一般的に異なる出力フォーマット・レベルと、異なる出力電圧での異なる周波数の組み合わせが必要になります。Silicon Labs 特許取得済みの MultiSynth 出力分周器技術は、業界最高のジッター性能を維持しながら、整数出力周波数と分数出力周波数両方で 0ppm 合成を最大 12 の出力を提供します。当社の Si5332 および Si5341 クロック・ジェネレータは、周波数の柔軟性と性能のバランスを提供し、SmartNIC クロック・ツリー全体を単一 IC ソリューションに統合します。

性能: 多くのプラットフォームは、厳しいジッター性能要件を持つ PCIe と他の高速差動クロックの組み合わせを必要とします。当社の Si5332 任意周波数プログラマブル・クロック・ジェネレータは、300fs RMS 未満のパフォーマンス・レベルで、PCIe 第1/2/3/4/5 世代クロックとシステム設計に必要なその他の周波数の両方を含む、最大 12 のクロック出力の機能を持っています。Silicon Labs の クロック・ジェネレータは、RMS 位相ジッター性能レベルによってセグメント化され、これにより特定要件に合ったデバイスを簡単に選択できるようにします。

機能セットと統合:Silicon Labs のクロック・ジェネレータには、PCIe クロックの EMI 低減のためのデュアル周波数拡散、クロックの周波数選択機能、出力イネーブル制御上の周波数選択機能、構成可能な出力イネーブル制御、マルチプロファイル選択、統合型結晶リファレンスソースなどのお客様のクロック・ツリー設計を簡素化する価値ある多くの機能が搭載されています。当社では低ジッター性能が最も重要であることを理解しており、したがって、当社のクロック・ジェネレータには、すべての電源ピンにオンチップ型 LDO が含まれており、これによって業界最高の PSNR 性能を実現します。外部電源と基板レベルのノイズをオンチップで抑制することで、電力フィルタリングに必要な外部コンポーネントの数を大幅に削減され、基板のスペースとコストが削減され、出力クロック・ジッター性能がデータシート仕様の制限を満たすことを確実にします。

カスタマイズ:当社の ClockBuilder Pro ソフトウェア・ツールは、簡単なステップ・バイ・ステップのプロセスを通して、お客様のクロック・ツリー要件に固有の設定ファイルを生成するためのガイドを提供します。構成ファイルが完了したとき、ClockBuilder Pro は、特にお客様の設計に合わせてカスタマイズされた部品番号を割り当て、関連するデータシートの追補を提供し、将来使用できるように保存することができます。

入手方法: プロトタイプまたは生産ビルドを満たすために、短期間でコンポーネントを調達するのは難しい場合があります。ClockBuilder Pro を使用して簡単に構成できる柔軟で、プログラマブルなシリコンを開発するという当社のソリューション指向型のアプローチは、製造フローにシームレスに統合でき、事前にプログラムされたサンプルを 2 週以内に、生産量をわずか 4 週以内でサポートします。また、当社のフィールドプログラマーは、即時通知で真新しいデバイスをプログラムする、または I2C を使用してデバイスを構成する能力を提供します。

ブロック図
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Si5332 外部水晶付き 8 出力クロック・ジェネレータ開発キット

Si5332-8EX-EVB を使用すると、ClockBuilder Pro デバイス構成から実際のパフォーマンス評価へと簡単に移行できます。

詳細

Si5341 クロック・ジェネレータ評価キット

Si534x-D-EVB を使用すると、ClockBuilder Pro デバイス構成から実際のパフォーマンス評価へと簡単に移行できます。

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リソース

ClockBuilder Pro ソフトウェア

PCIe クロック・ジッター・ツール

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