データ・センター

SSD と永続メモリ

PCIe SSD および永続メモリ・ソリューション向けタイミング・ソリューション

概要

SSD および永続メモリ設計のタイミング・ソリューションの最適化

ソリッド・ステート・ドライブへの PCIe インターフェイスの採用は、そのスケーリング機能では最大の SAS/SATA プロトコルと比べて大きなメリットを提供します。現在、ほとんどのデータセンターは、PCIe 第3世代規格を使用するコンピューティングおよびストレージ・ハードウェアを備えていますが、PCIe 第4 世代および第5 世代に迅速に移行していきます。PCIe 規格の各新世代は、前世代に比べてデータレートを 2 倍にします。これは、各エンドポイントで SerDes に供給される基準クロックの性能仕様により負担をかけます。高性能タイミング・ソリューションのリーダーとして、そして PCI-SIG のワーキンググループメンバーとして Silicon Labs は、業界最高性能の PCIe 第 3/4/5 世代クロック・ジェネレータクロック・バッファ、およびPCIe 第3/4/5世代クロック機能を持つプログラマブル・クロック・ジェネレータを提供します。 当社のソリューションは、85 オームまたは 100 オームの伝送ラインを適合できるオンチップ終端を備えた HCSL 出力ドライバを特長とし、必要な外部部品数を削減し、PCB エリアとシステムレベルのコストを節約できます。

設計に関する考慮事項

最適なタイミング・ソリューションの選択は、すべての基準クロック、性能レベル、クロック・ツリーとして知られている設計内で必要な関連したタイミング機能のアウトラインを作ることから始まります。SSD のタイプとフォーム・ファクタは、通常、必要なタイミング・デバイスの種類を決定します。Si53102 のような PCIe バッファは、通常、コネクタを介して基準クロックが供給され、SSD 上の複数のエンドポイントにファンアウトされる必要がある m.2 フォームファクターで使用されます。または、その他のフォームファクタでは、カード上でローカルに PCIe 基準クロックを生成する必要がある場合があります。この場合、Si522xx PCIe クロック・ジェネレータは理想的なソリューションです。一部の設計では、追加のクロック周波数が必要になる場合があり、当社の Si5332 や Si5341 のプログラマブル・クロック・ジェネレータがより良い選択肢となります。

PCIe タイミングの基本: この PCIe データ・バスは、従来の SAS/SATA ベースのストレージ・アーキテクチャ上の帯域幅を増大させるというメリットを提供します。これは、低ジッター、差動基準クロックを必要とする高速 SerDes テクノロジーを使用することで実現します。Silicon Labs は、PCI-SIG に従事するグループメンバーの貢献者として、PCIe 基準クロック要件の定義を支援する、次世代の PCIe 第3/4/5 世代タイミング製品を提供する市場リーダーです。当社の製品は、大きなマージンを備えた最新の 第 4 世代および第 5 世代の仕様を満たす RMS 位相ジッター性能を持った、外部コンポーネントを最小化する高度に統合されたHCSL出力ドライバを備えています。PCIe 基準クロックでのジッターの適切な測定はそう簡単ではありません。そのため当社では、プロセスを簡素化し、混同を解消するために、PCIe クロック・ジッター・ツールを開発しました。ツールを無料でダウンロードして、PCIe 学習センターで PCIe タイミングについての詳細を学びましょう。

性能: RMS 位相ジッターは、クロック・ツリーの開発中にレビューすべき最も重要なパラメータです。データレートと帯域幅レベルの増加に伴い、基準クロック上の RMS 位相ジッター要件は、多くの場合、システム・ジッターの予算を半分に削減します。PCIe 基準クロックの最大ジッター仕様は、PCI-SIG によって設定されており、エンドポイントで測定されます。PCIe 基準クロック・ジッター仕様に影響を与えるシステム・アーキテクチャの考慮事項がいくつかあります。例えば、拡散スペクトル変調を EMI 低減に使用するシステムの場合、RMS 位相ジッターの最大制限は異なります。また、設計が共通基準クロックまたは個別の基準クロック・アーキテクチャのどちらを使用しているかも確認できます。詳細については、AN946 を参照してください。Silicon Labs は、すべての考慮事項を当社のデータシート仕様に盛り込み、すべてのシナリオに対して RMS 位相ジッター性能を明確に定義します。当社のデバイスは、実際の性能と、PCI-SIG によって定義される最大許容制限との間で最も高いマージンレベルを提供します。

機能セットと統合:Silicon Labs の PCIe クロック・ジェネレータ および PCIe バッファ は、EMI 低減用スペクトラム拡散、ハードウェア出力イネーブルピン制御、85 オーム伝送ラインまたは 100 オーム伝送ラインなどの、クロック・ツリー設計を簡素化する多くの付加価値機能を搭載しています。当社では低ジッター性能が最も重要であることを理解しているため、当社のクロック・ジェネレータには、すべての電源ピンにオンチップ型 LDO が含まれており、これにより業界最高の PSNR 性能を実現しています。外部電源と基板レベルのノイズをオンチップで抑制することで、電力フィルタリングに必要な外部コンポーネントの数を大幅に削減され、基板のスペースとコストが削減され、出力クロック・ジッター性能がデータシート仕様の制限を満たすことを確実にします。

カスタマイズ:PCIe クロックとその他の周波数の組み合わせを必要とする設計に対しては、当社の Si5332 のようなプログラマブル・クロック・ジェネレータがより良い選択肢として考えられます。当社の ClockBuilder Pro ソフトウェア・ツールは、簡単なステップ・バイ・ステップのプロセスを通して、お客様のクロック・ツリー要件に固有の設定ファイルを生成するためのガイドを提供します。構成ファイルが完了したとき、ClockBuilder Pro は、特にお客様の設計に合わせてカスタマイズされた部品番号を割り当て、関連するデータシートの追補を提供し、将来使用できるように保存することができます。このカスタム部品番号は、サンプル注文や製造指図に対して直ちに利用可能になり、開発された関連構成ファイルで事前にプログラムされています。

性能検証: PCIe 基準クロックに関連する RMS 位相ジッター・フィルタ・マスクは、標準規格ではありません。標準スペクトラムアナライザやオシロスコープには、特定のフィルタマスクは付属しておらず、PCIe クロックのジッターを正確に測定することが困難になります。Silicon Labsは、PCI-SIG 文書に準じて PCIe 基準クロックの RMS 位相ジッターを適切に測定するためのステップ・バイ・ステップのガイダンスを提供する、ユーザーフレンドリーなダウンロード可能なソフトウェア・ユーティリティである、PCIe クロック・ジッター・ツールを開発し、プロセスを大幅に簡素化しました。波形ファイルをアップロードし、測定したい PCIe Gen 設定を選択するだけで、ツールが計算を実行し、結果を明確で簡潔な出力形式で提供し、PDF にダウンロードすることができます。

ブロック図
適切な製品を見つける


汎用オシレータ評価キット

この Si5xxUC-EVB では、任意の Silicon Labs XO または VCXO を 1 つの基板で評価することができます。

詳細

Si5332 外部水晶付き 8 出力クロック・ジェネレータ開発キット

Si5332-8EX-EVB を使用すると、ClockBuilder Pro デバイス構成から実際のパフォーマンス評価へと簡単に移行できます。

詳細

Si5341 クロック・ジェネレータ評価キット

Si534x-D-EVB を使用すると、ClockBuilder Pro デバイス構成から実際のパフォーマンス評価へと簡単に移行できます。

詳細

Si52204 4出力の PCIe 第 1/2/3/4/5 世代クロック・ジェネレータ評価キット

この Si52204-EVB 評価ボードで、PCIe 第 1/2/3/4/5 世代および SRIS のジッター性能、消費電力、および信号整合性を測定することができます。

詳細

Si53208 8 出力 PCIe 第 1/2/3/4 世代ファンアウト・バッファ評価キット

この Si53208-EVB は、PCIe 第1/2/3/4 世代向けSi53208 デバイス の SRIS のジッター性能、消費電力、および信号整合性を測定することができます。

詳細
リソース

ClockBuilder Pro ソフトウェア

発振器位相ノイズ・ルックアップ・ツール

PCIe クロック・ジッター・ツール

概要
設計上の考慮事項
ブロック・ダイアグラム
適切な製品を見つける
リソース
閉じる
ロードの結果
Powered by Translations.com GlobalLink OneLink Software